Модуль памяти

Из структурной схемы рис. 47 видно, что модуль памяти состоит из оперативного запоминающего устройства ОЗУ, служащего для записи, хранения и чтения данных, шинного формирователя ШФД, обеспечивающего двунаправленное действие шины данных, и логической схемы ЛС, использующей управляющие сигналы ЧТЗУ и ЗПЗУ, поступающие по шине управления ШУ, для создания необходимых логических уровней (I или 0), подаваемых на управляющие выводы ОЗУ и ШФД при чтении или записи. Подключение модуля памяти к общей шине выполняется с помощью многоконтактного разъема ХР.

Обычно простейшие микроЭВМ комплектуются памятью, состоящей только из ОЗУ. Объем такой памяти насчитывает 1—4 Кбайт. При дальнейшей модернизации микроЭВМ объем ОЗУ может быть увеличен до 16—64 Кбайт, а также добавлено ПЗУ емкостью 2—8 Кбайт. Размещение дополнительных микросхем ОЗУ и ПЗУ можно предусмотреть на плате первоначального модуля памяти или же собрать их в виде отдельного, добавочного, модуля, включаемого в резервный разъем общей шины.

Промышленность, выпускает большое количество, типов микросхем для ОЗУ и: ПЗУ, что облегчает их выбор и приобретение. Исходя из требования наименьшей дефицитности, для ОЗУ описываемой микроЭВМ выбрана самая- распространенная (хотя и несколько устаревшая) микросхема типа К565РУ2, содержащая 1024- запоминающих элемента. Расположение выводов, этой микросхемы приведено на рис. S3. К565РУ2 имеет десять адресных выводов А0—А9. На эти выводы из микропроцессора подают десятиразрядный двоичный адресный код. Нормальная работа К565РУ2 обеспечивается при уровне логического нуля на выводе ВК. Если же на вывод ВК подать уровень, логической единицы, то выход D0 микросхемы К565РУ2. переходит в высокоимпедансное состояние. Для чтения бита данных, выдаваемого на выход DO микросхемы, на вывод ЗП, необходимо подать уровень логической единицы, проследив при этом, чтобы на выводе ВК сохранялся уровень логического нуля. Запись бита данных в элемент памяти, ироиа-водится путем подключения логического уровня (1; или 0); этого-бита ко входу D1 микросхемы и подачи на ее вывод ЗП уровня логического нуля. При этом выполнение режима записи имеет свои особенности. Заключаются они в том, что нулевые уровни логических напряжений на выводы ЗП и ВК должны подаваться на 0,5 мксек позже, чем сигналы А0—А9, поступающие на адресные выводы. Режим чтения данных выполняется без временных ограничений. На выводы. ЗП. и ВК достаточно подать-уровень логической единицы чтобы; на выводе DO появилось содержимое элемента, памяти, адрес которого установлен на выводах А0—A9. При, изменении адреса на; вывод D0 будет выдано содержимое нового элемента памяти, соответствующее новому адресу.

На рис. 14 приведена принципиальная электрическая схема модуля памяти. В связи с тем, что МП—К580 выполняет действие с восьмиразрядными данными, а К565РУ2 запоминает только один разряд (бит) данных, то приходится устанавливать восемь корпусов (DD1—DD8): этих микросхем, что позволяет записывать, запоминать или считывать 1024 байта данных.

Адресные выводы А0—А9 на всех восьми корпусах К565РУ2 соединяются параллельно и подключаются непосредственно к выводам ША0—ША9 адресной шины разъема ХР 1 . Входы D1 всех восьми микросхем DD1—DD8 подключаются к выводам С1—С4 шинных формирователей DD9—DD10, а выходы DO — к выводам А1—А4. Выводы В1—В4 подсоединяются к выводам ШД0—ШД7 шины данных при помощи разъема ХР 1 .

Шинные формирователи DD9 и DD10 подобно шинным формирователям DD9 и DD10 микропроцессорного модуля (см. рис. 12) обеспечивают двунаправленное действие шины данных, а также осуществляют отключение ячеек памяти от общей шины.

Восемь управляющих выводов ВК на микросхемах памяти DD1—DD8 и два управляющих вывода ВК на шинных-трормиропателях DD9—DD10 соединяются друг с другом и подключаются к выходу 6 логического элемента DD112. В рабочем состоянии модуля памяти на этом выходе 6 должен быть уровень логического нуля. С появлением уровня логической единицы все выходы D0 микросхем DD1—DD8 переходят в высокоимпедансное состояние и отключаются от общей шины.

Восемь управляющих выводов ЗП микросхем DD1—DD8 соединяются параллельно друг с другом и подключаются к выводу ЗПЗУ общей шины, что позволяет осуществлять режим чтения (когда ЗПЗУ — 1) или записи (когда ЗПЗУ = 0). Кроме того, сигналы ЗПЗУ и ЧТЗУ поступают на входы логического элемента 1)1)11.1, который совместно с элементом DD11.2 вырабатывает управляющий сигнал, подаваемый на десять выводов ВК для отключения модуля памяти от общей шины в тот момент, когда микропроцессор не обращается к памяти.

Сигнал Блокировка ОЗУ, подаваемый на вывод А 4 разъема ХР1, используется при совместной работе модуля памяти и дополнительного модуля в виде ПЗУ или внешних запоминающих устройств, подключаемых к общей шине. Подача уровня логического нуля на вывод А4 позволяет выключать модуль памяти и С читывать данные с других запоминающих устройств, подсоединенных к общей шине.